Datasheet Texas Instruments CDCLVD110 — Даташит
Производитель | Texas Instruments |
Серия | CDCLVD110 |
Буфер тактовой частоты LVDS от 1 до 10 до 900 МГц с минимальным перекосом при распределении тактовой частоты
Datasheets
Programmable Low-Voltage 1:10 LVDS Clock Driver datasheet
PDF, 513 Кб, Версия: C, Файл опубликован: 14 янв 2008
Выписка из документа
Цены
Купить CDCLVD110 на РадиоЛоцман.Цены — от 23 до 2 880 ₽ 30 предложений от 23 поставщиков Интегральные микросхемы Тактовые микросхемы - Тактовые буферы и управляющие микросхемы | |||
CDCLVD110AVFRG4 Texas Instruments | от 23 ₽ | ||
CDCLVD110AVFG4 Texas Instruments | 414 ₽ | ||
CDCLVD110AVFRG4 Texas Instruments | 760 ₽ | ||
CDCLVD110ARHBTG4 Texas Instruments | по запросу |
Статус
CDCLVD110VF | CDCLVD110VFG4 | CDCLVD110VFR | CDCLVD110VFRG4 | |
---|---|---|---|---|
Статус продукта | Не рекомендуется для новых разработок | Не рекомендуется для новых разработок | Не рекомендуется для новых разработок | Не рекомендуется для новых разработок |
Доступность образцов у производителя | Нет | Нет | Нет | Нет |
Корпус / Упаковка / Маркировка
CDCLVD110VF | CDCLVD110VFG4 | CDCLVD110VFR | CDCLVD110VFRG4 | |
---|---|---|---|---|
N | 1 | 2 | 3 | 4 |
Pin | 32 | 32 | 32 | 32 |
Package Type | VF | VF | VF | VF |
Industry STD Term | LQFP | LQFP | LQFP | LQFP |
JEDEC Code | S-PQFP-G | S-PQFP-G | S-PQFP-G | S-PQFP-G |
Package QTY | 250 | 250 | 1000 | 1000 |
Carrier | JEDEC TRAY (10+1) | JEDEC TRAY (10+1) | LARGE T&R | LARGE T&R |
Маркировка | CDCLVD110 | CDCLVD110 | CDCLVD110 | CDCLVD110 |
Width (мм) | 7 | 7 | 7 | 7 |
Length (мм) | 7 | 7 | 7 | 7 |
Thickness (мм) | 1.4 | 1.4 | 1.4 | 1.4 |
Pitch (мм) | .8 | .8 | .8 | .8 |
Max Height (мм) | 1.6 | 1.6 | 1.6 | 1.6 |
Mechanical Data | Скачать | Скачать | Скачать | Скачать |
Экологический статус
CDCLVD110VF | CDCLVD110VFG4 | CDCLVD110VFR | CDCLVD110VFRG4 | |
---|---|---|---|---|
RoHS | Совместим | Совместим | Совместим | Совместим |
Application Notes
- Benefits of Using TI's Non-PLL Clock Buffer: Best in Class Phase Noise/PhasePDF, 560 Кб, Файл опубликован: 18 июл 2003
This application report presents various jitter and phase noise measurements of three differential clock drivers. A Texas Instruments device was compared to two independent competitor devices. This report proves that clock buffer selection does have an impact on the total system timing budget, particularly when the system has two different input signals connected. Buffers must be able to resist th - DC-Coupling Between Differential LVPECL, LVDS, HSTL, and CMLPDF, 135 Кб, Файл опубликован: 19 фев 2003
- AC Coupling Between Differential LVPECL, LVDS, HSTL and CML (Rev. C)PDF, 417 Кб, Версия: C, Файл опубликован: 17 окт 2007
This report provides a quick reference of ac-coupling techniques for interfacing between different logic levels. The four differential signaling levels found in this reportare low-voltage positive-referenced emitter coupled logic (LVPECL), low-voltage differential signals (LVDS), high-speed transceiver logic (HSTL), and current-modelogic (CML). From these four differential signaling levels, 16
Модельный ряд
Серия: CDCLVD110 (4)
Классификация производителя
- Semiconductors> Clock and Timing> Clock Buffers> Differential